Conception et exploitation des processeurs - 3MMCEP
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Objectifs
Le but du cours est double :
- comprendre les mécanismes d'interaction entre un processeur, un langage de "bas-niveau" (C ou assembleur) et son environnement d'exécution (bibliothèque de fonctions, système d'exploitation)
- comprendre le fonctionnement interne d'un processeur, en en faisant la conception autour d'un projet.
Ce cours constitue une base indispensable à l'apprentissage de la compilation et du système.
Contenu - Introduction : processeur, mémoire, exécution d’un programme
- Langage d'assemblage
- Codage des données et des instructions, modes d’adressage
- Représentation symbolique
- Directives d’assemblage
- Traduction des structures de contrôle
- Représentation des structures de données
- Procédures et fonctions, conventions de liaison et organisation en pile, variables locales
- Projet de conception d'un processeur du type RISC
- Conception d'un automate d'exécution des instructions pilotant un chemin de données à compléter
- Gestion des interruptions
Prérequis- Algorithmique et structures de données 1
- Architecture 1 : Circuits numériques et éléments d’architecture
Contrôles des connaissances CONTRÔLE CONTINU :
Une note de projet (NPR) basée sur l'avancement et la correction des sources du projet rendu.
Une note de TP (NTP) basée sur l'avancement et la correction des sources des exercices de TP rendu.
La présence à toutes les séances est obligatoire. Les élèves absents sans justification seront pénalisés.
SESSION NORMALE : pas d'examen, évaluation en contrôle continu exclusivement
SESSION DE RATTRAPAGE : pas de session de rattrapage
- MCC en présentiel et distanciel **
N1 = (NPR+NTP)/2
N2 = pas de seconde session
Informations complémentaires Code de l'enseignement : 3MMCEP
Langue(s) d'enseignement : 
Le cours est rattaché aux structures d'enseignement suivantes :
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Bibliographie Le langage VHDL : du langage au circuit, du circuit au langage / Jacques Weber, Sébastien Moutault, Maurice Meaudre
The RISC-V Instruction Set Manual, Volume I: Unprivileged ISA (https://riscv.org/technical/specifications/)
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mise à jour le 15 janvier 2017